Schaltplan ist nicht publiíziert. Und das ist nur Teil von Projekt. Da gehen noch GAL logic und ROM code. Unt letzte ist schwerste . Oder erklaren zu Leute was es kann und was nicht ist schwerste
Jetzt es braucht Modifikazion für kompatibel mode, was wird sein mehr Arbeit SW-weise - wie es geht Normal.
Zu starten Herstellung, min 10-20 ernst interessierte Leute ist benötigt. Investieren nich nur Zeit, aber Geld auch. Bestellen PCB-n und Komponenten ist billiger im grösser Menge.
Nur par Worte um DMA : natürlich, es ist nicht möglich auf cartridge port. Und ich habe nicht gesagt das es ist benutzt. Aber, schnell mode ist teilweise DMA, tatsachlich.
Normal weg für IDE lesen: move.l (a0),(a1)+ wo a0 ist IDE port, a1 ist RAM address
Schreiben: move.l (a1)+,(a0)
Schnell schreiben: move.l (a1)+,d0 Adapter Logik wird aktivieren IDE port, und Datei von bus geht direkt nach IDE . d0 ist dort nur wegen kein CPU Instrukzion was nur lesen RAM im nichts.
Traurig, nicht möglich zu brauchen es bei lesen von disk. Kein etwas wie: move.l d0,(a1)+ ,wo kein d0, aber bus Datei geht im RAM
Aber, wann we brauchen invertirung von RW line zwischen CPU und RAM, wir kann brauchen
move.l (a1)+,d0 zum lesen disk im RAM.
Und Ich nahme es 'semi DMA' mode - CPU kontrolliert jede Transfer - es gibt Adresse, aber Datei geht direkt nach RAM. Natürlich, SW muss stoppen alle andere Aktivitat auf Bus.
Und best Part: mit invertiert RW line ist möglich zu brauchen schneller movem Instrukzion - welche ist nicht brauchbar für normal lesen von IDE, wegen CPU bug. Das macht möglich 3.6 MB/sec transfer auf ST(E) .
Ich glaube das was Ich geschreibte oben gibt mehr Info über wie es funkzioniert als Schaltplan.