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Mega STE CPU DIL Adapter ...

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tuxie:
Schalte mal den Cache aus, daran könnte es liegen.
Eventuell auch das Boarddesign spielt da eine rolle, gibt da ja einige Designregeln die man einhalten sollte. Wie z.b. keine 90grad Winkel in den Leiterbahnen, Wie liegt das Taktsignal? Ist das speziell behandelt ?

Lukas Frank:
Meinst du die PAK68/2-020 ?

Cache auf der PAK ist natürlich aus. Mega STE bootet mit 8Mhz und Cache aus. TOS auf dem Mainboard ist TOS 2.06.

jeloneal:
Mal ne ganz andere Frage: müssen denn die Erweiterungen immer übereinander gestapelt sein? Die CPU Verlegeplatine von Frank hat mich auf die Idee gebracht. Wäre es denn denkbar und technisch machbar, zwei parallele Stapel zu bauen? Wenn man mal von der Verlegeplatine ausgeht, könnte man ja auf der Oberseite sowohl den verlegten Sockel bestücken, als auch über dem ursprünglichen Sockel einen Sockel setzen und bestücken.

Ist das völliger Unsinn wegen Signallaufzeiten etc. oder hat das gar schon jemand probiert? Würde ja vertikal Platz sparen wenn man in der Horizontalen den Raum hat.

Lukas Frank:
Das geht schon denke ich ...

Schaltungstechnisch liegen die Erweiterungen übereinander ja auch Parallel. Das hat jetzt aber nichts mit dem PLCC auf DIL Adapter zu tun, oder?

jeloneal:

--- Zitat von: Lukas Frank am Do 03.12.2020, 20:07:06 ---Das hat jetzt aber nichts mit dem PLCC auf DIL Adapter zu tun, oder?

--- Ende Zitat ---

Stimmt, sorry, wollte das eigentlich in dem Thread mit der Platine fragen.

Danke trotzdem!

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