Schaltplan und compilierfähiges VHDL-Modell sind jetzt fertig (natürlich noch ungetestet). Jetzt steht das Layouten an. Dazu habe ich mir nochmal alle bisher hier geposteten Hauptplatinen-Layouts angeschaut.
Die STFs müssten mit einem L-förmigen Layout abdeckbar sein. Um das Höhen-Problem zu lösen müsste hier vermutlich auf einen der beiden WD1772-Sockel (entweder auf der Hauptplatine oder auf dem HD-Modul) verzichtet werden.
Beim MegaST sehe ich keine andere Möglichkeit als mit dem HD-Modul über den DMA und über die blauen Spulen zu gehen, denn das CPLD hat einfach eine gewisse Größe und passt sonst nirgends hin. Nach oben ist da hoffentlich mehr Luft als beim STF?
Falls noch weitere Hauptplatinen-Layouts berücksichtigt werden sollen, wäre es gut, wenn in ca. einer Woche Messergebnisse verfügbar wären, denn ich bin jetzt neugierig ob das ganze Vorhaben überhaupt funktioniert und möchte daher gerne bald mit dem Layouten beginnen (was nicht heißt, dass es kurzfristig funktionierende Platinen geben wird, denn wenn schon das Erstellen der Schaltung ein halbes Jahr gedauert hat, möchte ich nicht ausschließen dass das Layouten ebenso lange dauert - also bitte die Erwartungen nicht zu hoch schrauben
).
Falls keine weiteren Hauptplatinen-Vermessungen mehr kommen, würde ich das erste Layout (was für die bisher gemessenen Hauptplatinen passen sollte, sofern man beim MegaST genügend Platz in der Höhe hat) wie folgt gestalten:
Ob sich das dann auch wirklich so routen lässt oder ob noch der eine oder andere Stecker verschoben werden muss, wird sich zeigen.
Für Verbesserungsvorschläge bin ich gerne offen, solange ich sie noch ohne großen Aufwand berücksichtigen kann.
