Atari mit Vortex Erweterung

[ToPeG]

Im 260ST und den meisten 520ST ist nur die erste Bank bestückt. Im 1040ST sind beide Bänke mit je 512Kb bestückt. Bei den Ersten 520ST sollen beide Bänke benutzt und mit je 256Kb bestückt sein. Aber Solche habe ich noch nie zu Gesicht bekommen.
Ich erinnre mich noch wie ich mit 14 Jahren und Angstschweiß 2Mb zusätzlich in meinen 520ST gelötet habe. Ein Sommer harte Arbeit hatte ich darin Investiert.

[Lynxman]

2 Bänke mit 256K sind sicher nie gemacht worden. Die DRAMs wurden nie in einer passenden größe gefertigt.
Die Kapazität hat sich ja immer vervierfacht.

Theoretisch kann man zwei (4) Bänke zu einer verschalten. Das wurde bei den 3MB-Lösungen gemacht, dafür braucht man 1 GAL/PAL oder alternative 3 TTL ICs.

Um 2 Bänke a 256KB zu erreichen müsste man also je 2 Bänke mit 128K zusammenschalten, das macht aber keinen Sinn, denn dafür braucht man dann 64 Speicherchips. Am Ende wesentlich teuerer als eine Bank mit 512KB. Schon alleine die Arbeitszeit, das wäre ein Irrsinn gewesen!

Ich wundere mich heute noch das Atari den 520ST+ gebaut hat. Die ganzen Chips Huckepack zu löten war sicher auch in Taiwan nicht gerate günstig. Da hätte sich ein neues Platinenlayout doch sicher auch gelohnt, Atari hat schließlich genug Revisionen gebracht und das für viel kleinere Änderungen.

Ich habe in einem 1040STFM mal den Wahnsinn durchgezogen und auf die vorhandenen 32 Speicherchips nochmal 32 aufgelötet und mit der 3 TTL-Lösung zu einer Bank verbunden. Dazu noch eine 2MB Erweiterung mit 16 Stück 1Mx1. Im Sommer ist das Teil ziemlich heiß geworden, ist aber zuverlässig gelaufen.
Ich habe den Atari dann irgendwann für einen guten Preis verkauft. Falls mal jemand einen so umgerüsteten 4MB 1040 in die FInger bekommt, bitte Bild von der Logik-Platine einstellen, die erkenne ich wieder. (Selbstgeätzt)
Ich habe ja schonmal durch zufall einen "meiner" STs wieder in die Finger bekommen. 

[ToPeG]

Wie sah die Logik aus?
Hast du den Schaltplan noch irgendwo?

Nicht das ich es Nachbauen möchte, aber es interessiert mich doch, wie man das Macht.

[Lynxman]

Wie sah die Logik aus?
Hast du den Schaltplan noch irgendwo?

Nicht das ich es Nachbauen möchte, aber es interessiert mich doch, wie man das Macht.

Den Schaltplan habe ich nicht mehr.

Im Prinzip funktioniert es so: (ich setze ein gewisses Grundwissen der Ansteuerung von DRAM voraus.)

Die unbenutzte Adressleitung bei aktivem /RAS zwischenspeichern und dann bei aktivem /CAS mit dieser Adressleitung und dem zuvor gespeicherten, eine der 4 Bänke auswählen. Das bedeutet bei der entsprechenden Bank die /CAS auf low (aktiv) ziehen.

/RAS an alle Bänke, /CAS kommt von der Schaltung, die Adressleitungen minus der höchsten kommen auch an alle Chips.
An die Schaltung kommt /RAS, /CAS und die höchste Adressleitung.

Alle vier Bänke werden durch das /RAS das ja immer an allne Bänke anliegt mit den nötigen Refresh Zyklen versorgt.
Im Prinzip könnte man so auch noch mehr Bänke zu einer zusammenfassen. Man muß nur aufpassen das die RAMs schnell genug sind, bzw. die Laufzeiten der TTLs nicht zu groß werden.
Wenn man 2 Adressleitungen nimmt, dann kann man damit bis zu 16 Bänke zusammenfassen.

Wenn ich mal die Muse finde, werde ich die Schaltung nochmal aufzeichnen.

Bei den heutigen RAM-Preisen ist das natürlich nicht mehr sinnvoll.

[ToPeG]

Ich musste etwas darüber nachdenken, aber ich denke ich habe deine Erklärung verstanden.

Die Schaltung soll bewirken, dass die "aufgesetzte" Rambank nur selektiert wird wenn, das MAD9 beim /CAS aktiv ist.
Das Halten von /RAS ist nötig, damit die Selektionslogick auch alle Informationen bekommt.
Dazu muss aber das /CAS zur alten Rambank durch die Schaltung gehen, damit die nicht auch aktiv wird.
Das Refersch müsste noch extra behandelt werden.
Ich habe schon so eine Ahnung wie sich Schaltung aussehen müsste.

Ähnlich, aber mit mehr Aufwand sollte sich auch 8 oder 16Mb einbauen lassen, indem man die Adressleitungen passend Dekodiert und damit den MCU-internen Bank-Encoder ergänzt. (das Generieren des DTACK nicht zu vergessen)
Wäre ein Interessantes Projekt. Vielleicht später mal. :-)

[skul]

Moin jo,

ich hatte so Ende '91 einige Dickschichthybride hergestellt, um brachliegenden Speicher zu aktivieren. Damals war Ram richtig teuer und wenn man seinen 1MB-Rechner (1040er, Mega1) aufgerüstet hatte, lagen normalerweise 512KB tot in den Rechnern. Die hatten dann 2,5MB, statt 3MB.
Zum Prinzip: Die Adressleitungen MADx sind gemultiplext. Die Zeilenadresse wird mit /ras übertragen, die Spaltenadresse mit /cas. Zur Erzeugung zusätzlicher cas-Signale muss die MAD lediglich demultiplext werden. Dazu verzögert man die original cas-Signale (7400), lädt sie mit /ras in Register (7474, 74375). Damit hat man zwei bit mit denen man einen Adressdecoder füttert (74139) - fertig.
Problematisch war das Timingverhalten der Rechnertypen. Ich habe deshalb teilweise F- und ALS-Typen verwendet, damits funzt. Gelegentlich musste Ras getrieben werden, weil es zu Ansteuerung von 32 (64) Rams zu schlapp war.
Ich ziehe gerade um. Wenn ich damit fertig bin packe ich die Schaltung und pics auf meine Seite.

Gruß
skul

[Lynxman]

Ähnlich, aber mit mehr Aufwand sollte sich auch 8 oder 16Mb einbauen lassen, indem man die Adressleitungen passend Dekodiert und damit den MCU-internen Bank-Encoder ergänzt. (das Generieren des DTACK nicht zu vergessen)
Wäre ein Interessantes Projekt. Vielleicht später mal. :-)

Den Gedanken hatte ich auch schon, aber keine so extreme Lust das anzugehen.

Speicherchips (alle unbenutzt) habe ich aber genug, also wenn das jemand angehen will, kann ich in der Richtung unterstützen.

[Lynxman]

74375 74139

Die zwei waren auf jeden Fall dabei, Aber sonst ist die Erinnerung dunkel...

[skul]

Moin,

aaallso:
Bauteile: 74LS00 (nand), 74LS375 (2 x latch), 74LS139 (2 x addr.dec).
Signale: /ras, /casL, /casH

/casL und /casH gehen an p1 und p2 des 7400. Der Ausgang (p3) geht an p4 + p5. An p6 steht das invertierte Signal zur Verfügung um die Spaltenadresse zu latchen. Damit wär das 7400 abgehakt.

Das 74375 besteht aus vier latches von denen je zwei einen gemeinsamen Takteingang haben (L1 + L2  und L3 + L4)
/ras  kommt zuerst, fang wa also damit an :-):
/ras kommt an den Takteingang von L3 und L4, MAD9 an den Dateneingang von L3. Ausgang Q von L3 kommt an den Dateneingang von L2. MAD9 kommt an den Dateneingang von L1. p6 vom 7400 gehört an den Takteingang von L1 + L2.
Ausgang Q von L1 an die B-Eingänge der Adressdecoder, Ausgang Q von L2 an die A-Eingänge der Adressdec..
/casL und /casH enablen je einen der Aressdecoder, an den Ausgängen y0...y3 stehen je 4 /CAS-Signale zur Verfügung.
Liest sich ziemlich schräg, aber wenn man sich das aufmalt, wird die Sache schnell klarer.
Der MMU über diese Schiene etwas mehr Ram unterzujubeln hatte ich seinerzeit auch schon überlegt, bin aber nicht wirklich an die Sache herangegangen.

Gruß
skul

[ToPeG]

also so wenn ich es richtig verstehe:



Damit wären dann 8 mal 512K adressierbar.

Wäre aber ein gewaltiger Turmbau wenn man das im 1040 umsetzt wollte.

[ToPeG]

Ein Problem habe ich noch mit der Schaltung. Wie Funktioniert da das Refresh? Egal welchen Refreshzyklus ich annehme. Die "oberen" Bänke bekommen nie ein Refresh mit.

Oder geht die ST-MCU alle Adressen durch?!

[Lynxman]

Bei Refresh ist nur /RAS und die Adressen wichtig.

/RAS und MAD0-8 liegen ja direkt an allen ICs an, deshalb werden auch alle ICs Refreshed.

[ToPeG]

Ach ja völlig übersehen.
Also macht der Atari ein "RAS only Refresh". Gut zu wissen.

[skul]

Moin,

Topege, Dein Schaltplan ist ok, aber es sind nur 4 x 512kb, bzw. 8 x 256kb (4 x Lo und 4 x Hi), die ansprechbar sind (leider).
Gruß
skul

[ToPeG]

Stimmt, ist ja nur eine Rambank. also 2Mb. Falsch gedacht.
Wenn man die Schaltung für beide Bänke macht bekommt man 4Mb

[Lynxman]

Stimmt, ist ja nur eine Rambank. also 2Mb. Falsch gedacht.
Wenn man die Schaltung für beide Bänke macht bekommt man 4Mb

Und wahrscheinlich probleme mit dem Netzteil. 

Wie ich schon geschrieben habe, wurde mein 4MB 1040 bei dem ich die 32St. 256kx1 als erste Bank drin hatte im Sommer sehr heiß.

Aber vom Prinzip her kein Problem.