Ist aber eigentlich logisch, den Enable nur über die Adresse zu steuern, was dann im Prinzip genau das gleiche wie das DTACK-Signal sein müsste. Und das DIR-Signal müsste RW vom Prozessor sein, höchstens vielleicht invertiert, je nach dem wie die 245er eingebaut sind.
Allerdings ist mir eins aufgefallen:
G = LDS & RW & /A17 & /A18 & /A19 & A20 & A21 & A22 & A23
+ /RW & /A17 & /A18 & /A19 & A20 & A21 & A22 & A23;
Da wird LDS nur auf einer Seite des OR abgefragt.
Also werden die 245er nur aktiviert beim Lesen vom Low Byte, beim Schreiben immer.
Ich weiß aber nicht welchen Sinn das genau hat.
PS:
Hab gerade nochmal den Thread durchgelesen, genau das ist
@czietz ja auch schon aufgefallen.
Ich vermute das Problem immernoch in den Chiptypen. Interessant wäre jetzt, welche genau damals in dem Bausatz dabei waren.
Das Interface das ich jetzt von
@Lukas Frank bekommen habe ist mit einem 15er GAL aufgebaut. Es gibt aber auch 7,5er wie ich gesehen habe, vielleicht auch noch schnellere wenn man lange genug sucht.
Außerdem könnte ich mir vorstellen, das die vielleicht absichtlich 245er in F-Version und den 244er in LS-Version genommen haben, um dadurch zu erreichen das die Datenbits vor den Steuerbits da sind.
Dafür müsste man aber wissen was genau damals in dem Bausatz verkauft wurde.
