https://www.ardent-tool.com/datasheets/Intel_82786_Users_Manual_1988.pdfBrauche etwas mehr Klarheit ...
- WE sollte für alle 8 Bausteine durchverbunden sein also nur einmal da
- CAS ist zweimal da also CAS0 und CAS1 ?
- RAS ist nur einmal da für alle 8 Bausteine ?
- VSS = GND = Masse
- VCC = +5V
- Adressen A0 bis A7
- Adresse A8 ?
- I/O2 fehlt einmal Ram Pin15
DRA Pins sind die Adressen zu den DRAM Bausteinen, messe mal an welchem Pin DRA8 liegt. Und RAS ist 4mal da, messe mal wieviele benutzt werden an den Rambausteinen?
@Zirkumflex ... deine Tabelle verwirrt. Die Ram Bausteinnummerierung ist gut und ich brauche nur die Belegung der Stiftleisten. A0 bis A8 geht immer durch also an jedem Ram Baustein gleich. Bitte prüfen was ich aufgeschrieben habe also D sind die Daten 0 bis 3 an jedem Baustein. Da fehlt ein Daten Anschluss ...
Siftleiste A
Pin 1 = A0
Pin 2 = A2
Pin 3 = A4
Pin 4 = A6
Pin 5 =
Pin 6 =
Pin 7 =
Pin 8 =
Pin 9 =
Pin 10 =
Pin 11 =
Pin 12 =
Pin 13 =
Pin 14 =
Pin 15 =
Pin 16 =
Pin 17 = A7
Pin 18 = A5
Pin 19 = A3
Pin 20 = A1
Stiftleiste B
Pin 1 = Data Ram 4,8 = I/O0
Pin 2 = D 4,8 = I/O2
Pin 3 = D 3,7 = I/O0
Pin 4 =
Pin 5 = D 2,6 = I/O0
Pin 6 = D 2,6 = I/O2
Pin 7 = D 1,5 = I/O0
Pin 8 = D 1,5 = I/O2
Pin 9 =
Pin 10 =
Pin 11 =
Pin 12 =
Pin 13 = D 1,5 = I/O3
Pin 14 = D 1,5 = I/O1
Pin 15 = D 2,6 = I/O3
Pin 16 = D 2,6 = I/O1
Pin 17 = D 3,7 = I/O3
Pin 18 = D 3,7 = I/O1
Pin 19 = D 4,8 = I/O3
Pin 20 = D 4,8 = I/O1